CMOSデバイスは、これまでスケーリング則を良く満たし、微細化によって飛躍的な性能向上がなされてきた。また、メモリの主要構成デバイスであるDRAMの集積度においても３年で4倍となるMoore's lawが満たされている。
これらの特性により、CMOSデバイスでは他の技術と異なり、非常に見通しの良いロードマップが作成されており、世界中の半導体産業がそれに従い、もしくはそれを実現するために熾烈な研究開発競争を行っている。そのロードマップは、米国のSIA（Semiconductor Industry Association）がThe National Technology Roadmap for Semiconductorsとして発表している。これは、1992年に初めて編纂され、1993年に半導体技術ワークショップの結論として頒布された。現在、1994年分が公表されており、1997年末に次編が公表される予定で、3年に一度改編されることになっている。
この、レポート作成には、米国の半導体技術の全ての分野が参加している。主となる参加者は、SEMATECH、Semiconductor Research Corporation (SRC)、および産業的なコンソーシアム（企業、大学、政府機関（National Institute of Standards and Technology (NIST) ; the National Science Foundation（NSF）; 商務省（DOC）、国防総省（DoD）、エネルギー省（DOE））および国立研究所）である。
以下は、主としてこの1994年版ロードマップに記載されたデバイス開発予測をもとに説明する。
CMOSデバイス性能を左右する主要なパラメータは、ゲート部形成等の最小微細加工部分のルールである。現在、0.35μmが広く用いられているが、これが13年後の2010年には0.07μmにまで縮小する。0.07μmでのCMOSトランジスタ動作は単体では既に実証されており、現在では、nMOS 0.04μm迄の動作が認められている。したがって、後はいかに設計、製造技術を向上させ、LSI動作させるかが課題である。
CMOSデバイスは、主にメモリとプロセッサの二つに分けられる。
（1）メモリ
DRAMの集積度とチップサイズの予測を表1に示す。2010年には64Gbit製品が登場する。その大きさは、2.8cm×5cmという巨大なものになりそうである。1997年のISSCC（the International Solid State Circuits Conference）でNECが４G DRAMを発表したが、0.15μmルールで986mm2という大面積なものであった。大衆化された商品となるには、１〜２世代進んだルールを用いなければならないので、2010年に大量、かつ安価に手に入るのは、４〜16G Bit製品であろう。
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（μm） |
（MBits） |
（mm2）（mm×mm） | |
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（2）プロセッサ
プロセッサの処理速度を決めるクロックの予測をチップサイズとともに表2に示す。2010年には1.1GMHzで動作すると予測されているが、1997年ISSCCでDECが600MHzで動作するRISCプロセッサ（アルファチップ）を発表し、この動きは少し加速されるかも知れない（Intel P6は400MHz動作を発表）。ちなみに、前回、1991年での予測を外挿すると、2010年では2GHzとなる。
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（μm） |
（MHz） |
（mm2）（mm×mm） | |
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上記のように、CMOSデバイスはスケーリング則にのり、予測どおりの素子が予測どおりの時期に手に入るように考えられているが、それを実現するためには、技術的ブレークスルーをいくつも解決しなければならない。そのいくつかを紹介する。
（1）微細化
ゥ螢愁哀薀侫」
・配線
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（μm） |
（Ohms/μm） |
（fF/μm） |
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（m/チップ） |
（FITS/m） ×10-3 |
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・セル構造
（2）低消費電力化
表4に電源電圧とハイエンドプロセッサの消費電力のロードマップを示す。電源電圧の低下にもかかわらず、最大電力は増加し、かなり厳しい状況である。ここで、消費電力は電源電圧を下げると減少するが、同時に、回路遅延も増大するというトレードオフを解決しないといけない。このため、電源電圧低減とともに、回路設計技術が重要である。トランジスタ数を減らすアーキテクチャ、スイッチング確率を減らす回路設計のためのCAD開発が必要である。
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（3）実装
表5にチップとパッケージを結ぶ配線のためのパッド数と、パッケージに備えられるピン数のロードマップを示す。MCM (Multi-Chip Module)を含むボード設計技術やアーキテクチャを含むシステム設計技術開発が必要である。
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（4）コスト
低チップ価格は、ペタフロップスマシン開発思想の根幹をなすC-COTS（Commodity Commercial-Off-The-Shelf）を支えるものであり、半導体産業が成長する原動力である。チップコストには開発コスト、製造ライン設置コスト、チップ製造コストなどがある。
・開発コスト
・ライン製造コスト
・CMOSデバイス製造での各部のコストロードマップ
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（μCents/Bit） |
（μCents/Tr*） |
（Cents/pin） |
（photoを除く） （＄/cm2/層） |
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・その他
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（μm） |
マスク数 |
タイム （日） |
（mm） |
パーティクル径 （μm） |
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一方、半導体製造技術の開発を早期、高効率、かつ不過足なく行うためには製造技術全体を一体のシステムとして取り扱うことが必然となってきており、その構成、運営能力の向上が急がれている。図4に米国におけるCMOSデバイス製造のシステム指向を表す模式図を示す。
以上見てきたように、CMOSデバイスの単なる製造技術の向上ではそれほど大きな高性能化は望めない。大規模なトランジスタの集積が可能になったとき、チップ上に最適なシステムを組み上げることによって、高効率に高性能化を達成する技術が必要である。ペタフロップスイニシアチブの一つの結論としてPIM(Processor In Memory）が必須技術として取り上げられているのは当然である。現在、九州大学を中心としたPPRAM(Parallel Processing RAM）コンソーシアム(http://kasuga.csce.kyushu-u.ac.jp/~ppram/index_j.html)やシステムLSIをよりオープンにかつ競争的に開発できるようにインタフェースを統一しようとするVSI(Virtual Socket Interface)アライアンス(http://www.vsi.org/)などの活動があり、この方向での研究開発として注目される。
ペタフロップスイニシアチブではワークショップを通じ、PIMの予想性能を導出している（Proceedings of the Petaflops Systems Workshops, edited by M.J. MacDnald, 1996）。そこでは、SIAのロードマップを参照し、DEC ALPHAを基準としながら、SMP CPUチップ性能を理論推計している。結果は、2010年に0.07μmルール、チップ面積609mm2として、クロック1.9GHz（SIA予測より大きい）を達成し、16CPU、2.7GビットDRAMを搭載したチップ性能が71Gflopsである。このチップであれば、ペタフロップス達成のためには単純計算としては14,000個余あれば良いことになる。これは、並列度は別として、チップ数だけを考えれば、ASCI Redの1.5倍にすぎない（ただし、このチップが汎用となる保証はなく、C-COTSを実現するかどうか不明である）。このようなチップを現実のものとするためには、強力な設計技術と少数だが非常に高い能力を持った人材の育成が必要であると考えられる。
以上、ペタフロップスマシンを実現するデバイスとして本命視されるCMOSデバイスのトレンドについて述べてきたが、これでいくと、2010年に数GflopsのMPUが出現すれば良いほうである。このため、Petaflopsを実現するためには数十万から百万のプロセッサの並列動作が必要となる。これを実現するアーキテクチャ、ソフトへの負担は相当のもので、ペタフロップスイニシアティブのシステム担当からでさえ、並列度を下げるための代替が強く望まれている。将来的なデバイスとして超伝導素子、単電子トランジスタなどが挙げられ、システムとして量子コンピュータが考えられている。後二者は2010年以降の話であり、到底間に合うとは思えず、超伝導素子だけが、現在製品レベルのIC （A/D converter 3.5μm ルール、7GHz、1778 JJ）としての形を表している。
超伝導素子は動作速度、消費電力共にCMOSと比較して非常に有利であるといわれている。（超伝導素子の一種であるRSFQ（Rapid Single-Flux Quntum logic）の消費電力を表8に示す。）このRSFQを用いたLSIのロードマップ（Rikharevによる）を表9に示す。これによると2007年には150GHzのLSI動作が可能で、MPU数を二桁減らせることになる。
しかしながら、その実現性を疑っている人も多く、これに多くを期待するのは無理であろう。
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1bitあたりの消費エネルギー(J) |
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1020bitあたりの消費電力（W) |
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ルール(μm） |
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ゲート数（Kgate/cm2） |
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電流(kA/cm) |
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C(aF/μm2) |
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clock(GHz) |
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LSI動作(GHz) |
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消費電力(μW/gate) |
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cost/gate(millicent) |
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